核心观点
2026年5月25日，华为何庭波在IEEE ISCAS 2026上发表“韬（τ）定律”，以“时间微缩”替代“几何微缩”，通过器件、电路、芯片、系统创新提升晶体管密度，公司目标2031年在无EUV情况下芯片效能达到等效1.4nm。通过对华为论文提出的路径及全球半导体产业分析，我们认识到：1）韬定律是半导体行业当前流行的系统技术协同优化（STCO： System-Technology Co-Optimization）方法论的演进；2）从中国角度，该路径有望提升国产AI芯片的性能，为中国半导体产业链带来增量需求；3）从全球角度，其技术路线与GAA、背面供电、先进封装、CPO等全球主流趋势高度契合，与ASML推进的High-NA EUV并非互相替代关系，而是从不同维度提升半导体性能。本土代工龙头，以及先进封装、半导体设备、EDA、CPO等中国半导体相关环节有望受益。
认识#1：本质为STCO方法论的演进，展现深厚的系统架构定义能力
随着摩尔定律放缓，单纯靠缩小电晶体体积来提升性能的经济效益已经降低。STCO 是一种新一代的设计方法学，通过为每种功能单元匹配最合适的制造工艺和互连技术，以实现系统全局最优。我们认为，“韬定律”的本质是方法论的进一步演进，其提出的器件、电路、芯片、系统四个维度的优化理念，与当前全球芯片巨头（如英伟达、台积电、苹果）在高级系统级协同设计上的探索不谋而合，其差异在于华为提供了一种在特定物理限制下、以架构创新弥补先进制程空窗期的差异化实现手段。
认识#2：有望缓解国产AI算力供给压力，拉动本土半导体全产业链升级
受EUV进口限制限制，当前国产算力芯片的工艺制程停留在5nm-7nm之间，和全球最先进的2nm芯片落后5年以上（参照台积电量产时间表）。韬定律若能顺利落地，将为国产算力芯片提供一条不依赖EUV的性能提升路径，有望提升国产AI芯片的性能。由于其核心技术“逻辑折叠”与3D堆叠大幅推升了工艺复杂度，行业技术重心正加速向超越摩尔的框架迁移，从而在底层逻辑上开辟出一条不依赖传统微缩路线的升级路线。
认识#3：路线与全球主流趋势高度契合，长期将促进全球半导体技术演进
从全球产业视角来看，韬定律提出的四层协同路径（器件优化、逻辑折叠、全栈协同、灵衢总线），与全球主流技术路线（如GAA结构、背面供电BS-PDN、先进封装、CPO光互联）在底层逻辑上高度契合。它与ASML等公司推进的High-NA EUV等物理微缩路线并非简单的互相替代关系，而是从不同维度提升半导体性能。长期来看，这种双轨并行的探索将共同拓宽全球半导体行业的理论与应用边界。
投资机会：聚焦成熟产线的价值重估
鉴于该路线对全栈协同和高密度堆叠的依赖，本土代工龙头基于DUV的先进工艺产线有望在华为向1.4nm演进中发挥重要作用。同时，工艺复杂度的提升或将同步拉动先进封装板块，催化头部设备厂商在刻蚀、薄膜、键合、CMP等步骤上的订单增长，带动上游EDA 3DIC全流程工具放量，并加速系统层CPO等高带宽光互联技术的产业化落地。
风险提示：AI进展不及预期；宏观经济和地缘；半导体周期下行；研报涉及的未上市/未覆盖个股，系客观信息整理，不代表团队对该公司推荐/覆盖。
风险提示
AI技术进展不及预期。由于成本、落地效果等限制，相关技术落地节奏可能不及我们预期。
宏观经济波动和地缘政治及贸易摩擦风险。若主要货币短期内大幅波动，将影响半导体企业出口利润率。在汇率波动加剧、地缘冲突升级环境下，或对业绩产生阶段性冲击。
半导体周期下行风险。在扩产节奏波动时，出货量可能阶段性承压。
本研报中涉及到未上市公司或未覆盖个股内容，均系对其客观公开信息的整理，并不代表本研究团队对该公司、该股票的推荐或覆盖。
核心观点
2026年5月25日，华为何庭波在IEEE ISCAS 2026上发表“韬（τ）定律”，以“时间微缩”替代“几何微缩”，通过器件、电路、芯片、系统创新提升晶体管密度，公司目标2031年在无EUV情况下芯片效能达到等效1.4nm。通过对华为论文提出的路径及全球半导体产业分析，我们认识到：1）韬定律是半导体行业当前流行的系统技术协同优化（STCO： System-Technology Co-Optimization）方法论的演进；2）从中国角度，该路径有望提升国产AI芯片的性能，为中国半导体产业链带来增量需求；3）从全球角度，其技术路线与GAA、背面供电、先进封装、CPO等全球主流趋势高度契合，与ASML推进的High-NA EUV并非互相替代关系，而是从不同维度提升半导体性能。本土代工龙头，以及先进封装、半导体设备、EDA、CPO等中国半导体相关环节有望受益。
认识#1：本质为STCO方法论的演进，展现深厚的系统架构定义能力
随着摩尔定律放缓，单纯靠缩小电晶体体积来提升性能的经济效益已经降低。STCO 是一种新一代的设计方法学，通过为每种功能单元匹配最合适的制造工艺和互连技术，以实现系统全局最优。我们认为，“韬定律”的本质是方法论的进一步演进，其提出的器件、电路、芯片、系统四个维度的优化理念，与当前全球芯片巨头（如英伟达、台积电、苹果）在高级系统级协同设计上的探索不谋而合，其差异在于华为提供了一种在特定物理限制下、以架构创新弥补先进制程空窗期的差异化实现手段。
认识#2：有望缓解国产AI算力供给压力，拉动本土半导体全产业链升级
受EUV进口限制限制，当前国产算力芯片的工艺制程停留在5nm-7nm之间，和全球最先进的2nm芯片落后5年以上（参照台积电量产时间表）。韬定律若能顺利落地，将为国产算力芯片提供一条不依赖EUV的性能提升路径，有望提升国产AI芯片的性能。由于其核心技术“逻辑折叠”与3D堆叠大幅推升了工艺复杂度，行业技术重心正加速向超越摩尔的框架迁移，从而在底层逻辑上开辟出一条不依赖传统微缩路线的升级路线。
认识#3：路线与全球主流趋势高度契合，长期将促进全球半导体技术演进
从全球产业视角来看，韬定律提出的四层协同路径（器件优化、逻辑折叠、全栈协同、灵衢总线），与全球主流技术路线（如GAA结构、背面供电BS-PDN、先进封装、CPO光互联）在底层逻辑上高度契合。它与ASML等公司推进的High-NA EUV等物理微缩路线并非简单的互相替代关系，而是从不同维度提升半导体性能。长期来看，这种双轨并行的探索将共同拓宽全球半导体行业的理论与应用边界。
投资机会：聚焦成熟产线的价值重估
鉴于该路线对全栈协同和高密度堆叠的依赖，本土代工龙头基于DUV的先进工艺产线有望在华为向1.4nm演进中发挥重要作用。同时，工艺复杂度的提升或将同步拉动先进封装板块，催化头部设备厂商在刻蚀、薄膜、键合、CMP等步骤上的订单增长，带动上游EDA 3DIC全流程工具放量，并加速系统层CPO等高带宽光互联技术的产业化落地。
风险提示：AI进展不及预期；宏观经济和地缘；半导体周期下行；研报涉及的未上市/未覆盖个股，系客观信息整理，不代表团队对该公司推荐/覆盖。
风险提示
AI技术进展不及预期。由于成本、落地效果等限制，相关技术落地节奏可能不及我们预期。
宏观经济波动和地缘政治及贸易摩擦风险。若主要货币短期内大幅波动，将影响半导体企业出口利润率。在汇率波动加剧、地缘冲突升级环境下，或对业绩产生阶段性冲击。
半导体周期下行风险。在扩产节奏波动时，出货量可能阶段性承压。
本研报中涉及到未上市公司或未覆盖个股内容，均系对其客观公开信息的整理，并不代表本研究团队对该公司、该股票的推荐或覆盖。
