本文由半导体产业纵横（ID：ICVIEWS）综合
到2024年，使用RISC-V内核的SoC数量将达到20亿。
近日，在加州圣克拉拉举行的RISC-V 峰会上，包括 Andes Technology、RISC-V International、Arteris 和 Codasip 在内的四家公司发布了重要声明。为期两天的峰会为快速发展的 RISC-V 技术社区提供了一个教育、信息和讨论的论坛。
RISC-V 峰会上的小组成员
RISC-V International 首席执行官 Calista Redmond 在开幕主题演讲中表示，到 2024 年，使用 RISC-V 内核的 SoC 数量将达到 20 亿，到 2031 年将增长到 200 亿。为了验证这一说法，Nvidia多媒体架构副总裁 Frans Sijstermans 在演讲中表示，Nvidia 很可能在 2024 年出货超过 10 亿台使用 RISC-V 内核的设备。
晶心科技投资汽车安全
展会上，晶心科技推出全新车用RISC-V处理器AndesCore D45-SE，瞄准ISO 26262 ASIL-D（汽车安全完整性等级D）认证。
AndesCore D45-SE 框图
AndesCore D45-SE 是一款 32 位、八级和双发射 RISC-V 处理器。该芯片是生产中的 D45 处理器的衍生产品，经过增强以适应汽车应用。该处理器支持 RISC-V GCBP 扩展，包括单/双精度浮点单元、16 位压缩、位操作和打包 SIMD/DSP 扩展。
该设计还配备了 Andes 扩展和安全功能，以满足认证要求。这些功能包括额外的处理器核心和用于自我诊断的比较器、ECC 内存错误校正、总线保护和硬件堆栈保护。D45-SE 的基准测试为 6.12 Coremark/MHz， 可以独立运行其两个核心，以提高可靠性和安全性。
D45-SE 处理器经过认证，可用于毫米波雷达传感器、环视监控系统 (AVMS)、车辆仪表盘、动力总成 DCU、信息娱乐 DCU 以及前/后差速应用等关键应用。
RISC-V International 使用 RVA23 标准化 64 位
RISC-V 国际组织宣布批准64 位 RISC-V 实施配置文件标准RVA23。RVA23配置文件具有针对数学密集型工作负载（例如人工智能/机器学习 (AI/ML)、加密、企业硬件系统和操作系统）的矢量扩展。这些新功能是使 RISC-V 成为更苛刻环境中可行选项的举措的一部分。
虽然 RISC-V 在处理器架构设计方面提供了灵活性，但这种灵活性可能会带来兼容性问题。配置文件可确保 RISC-V 指令集架构 (ISA) 的不同供应商实现之间的硅片通用性和软件兼容性。RVA23 配置文件针对 64 位 RISC-V 实现了这一点。软件可移植性对于 RISC-V 作为可行的行业处理器架构的发展至关重要。虽然所有 RISC-V 处理器都具有一些基本架构通用性，但该规范包括基础架构和许多潜在扩展。配置文件指定了一组强制扩展，所有软件开发人员都可以假设这些扩展将存在。非强制扩展允许针对特定应用程序进行定制，而不会影响核心标准功能。
除了数学密集型的矢量扩展之外，RVA23 还附带了提供虚拟化功能的虚拟机管理程序扩展——这是企业和云计算实施的关键要求。
Arteris 与 SiFive 合作开发 RISC-V SoC IP
Arteris 宣布将SiFive P870-D RISC-V CPU添加到其片上系统 (SoC) IP 库中。对于寻求满足高性能应用需求的数据中心硬件开发人员来说，经过预先验证的解决方案可降低设计风险。Arteris SoC 基于其专有的可扩展缓存一致性片上网络 (NoC) 互连 IP。高速 NoC IP 可降低 SoC 中处理单元之间的延迟。通过将 SiFive RISC-V IP 与 Arteris 技术相结合，SoC 开发人员拥有了经过预先验证的高性能 RISC-V 核心选项。
SiFive P870 的管道图
Arteris/SiFive 产品支持高级微控制器总线架构 (AMBA) 一致性集线器接口 (CHI) 协议。AMBA CHI 是许多 SoC 解决方案使用的芯片互连规范的开放标准。SoC 通常是数据中心集群系统的扩展仲裁器。高速 AMBA CHI 兼容互连架构和 RISC-V 核心将数据中心目标 SoC 开发带入 RISC-V 生态系统。借助内置支持，芯片设计人员可以确保最终结果具有数据中心构建的熟悉性、兼容性和互操作性。
Codasip 捐赠 RISC-V CHERI SDK
Codasip 宣布将其 CHERI 软件开发工具包 (SDK) 捐赠给社区利益组织 CHERI Alliance。功能硬件增强型 RISC 指令 (CHERI) 是一种安全技术，可保护系统免受基于指针的内存攻击。据 Codasip 称，过去 20 年，内存攻击约占网络攻击的 70%。
CHERI 架构扩展了标准 RISC-V 处理器指令集架构 (ISA)，以解决 C 语言指针的漏洞。CHERI 用在不同的软件功能之间具有明确界限的替代方案替换指针。通过隔离和替换指针，CHERI 可以显著降低 C 和 C++ 代码对基于指针的内存攻击的脆弱性。
CHERI 最初是作为剑桥大学和 SRI International 的联合研究项目开发的。此后，它获得了美国国防高级研究计划局 (DARPA)、英国研究与创新局 (UKRI) 和其他组织的资助。Codasip 于 2023 年发布了一款与 CHERI 兼容的可授权处理器。在此最新举措中，Codasip 已将其 CHERI SDK 捐赠给 CHERI 联盟，以确保 RISC-V 开发者社区能够获得更大的可用性。该 SDK 可在CHERI Alliance GitHub 网站上下载。
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原文标题 : 北美RISC-V峰会，四大亮点
本文由半导体产业纵横（ID：ICVIEWS）综合
到2024年，使用RISC-V内核的SoC数量将达到20亿。
近日，在加州圣克拉拉举行的RISC-V 峰会上，包括 Andes Technology、RISC-V International、Arteris 和 Codasip 在内的四家公司发布了重要声明。为期两天的峰会为快速发展的 RISC-V 技术社区提供了一个教育、信息和讨论的论坛。
RISC-V 峰会上的小组成员
RISC-V International 首席执行官 Calista Redmond 在开幕主题演讲中表示，到 2024 年，使用 RISC-V 内核的 SoC 数量将达到 20 亿，到 2031 年将增长到 200 亿。为了验证这一说法，Nvidia多媒体架构副总裁 Frans Sijstermans 在演讲中表示，Nvidia 很可能在 2024 年出货超过 10 亿台使用 RISC-V 内核的设备。
晶心科技投资汽车安全
展会上，晶心科技推出全新车用RISC-V处理器AndesCore D45-SE，瞄准ISO 26262 ASIL-D（汽车安全完整性等级D）认证。
AndesCore D45-SE 框图
AndesCore D45-SE 是一款 32 位、八级和双发射 RISC-V 处理器。该芯片是生产中的 D45 处理器的衍生产品，经过增强以适应汽车应用。该处理器支持 RISC-V GCBP 扩展，包括单/双精度浮点单元、16 位压缩、位操作和打包 SIMD/DSP 扩展。
该设计还配备了 Andes 扩展和安全功能，以满足认证要求。这些功能包括额外的处理器核心和用于自我诊断的比较器、ECC 内存错误校正、总线保护和硬件堆栈保护。D45-SE 的基准测试为 6.12 Coremark/MHz， 可以独立运行其两个核心，以提高可靠性和安全性。
D45-SE 处理器经过认证，可用于毫米波雷达传感器、环视监控系统 (AVMS)、车辆仪表盘、动力总成 DCU、信息娱乐 DCU 以及前/后差速应用等关键应用。
RISC-V International 使用 RVA23 标准化 64 位
RISC-V 国际组织宣布批准64 位 RISC-V 实施配置文件标准RVA23。RVA23配置文件具有针对数学密集型工作负载（例如人工智能/机器学习 (AI/ML)、加密、企业硬件系统和操作系统）的矢量扩展。这些新功能是使 RISC-V 成为更苛刻环境中可行选项的举措的一部分。
虽然 RISC-V 在处理器架构设计方面提供了灵活性，但这种灵活性可能会带来兼容性问题。配置文件可确保 RISC-V 指令集架构 (ISA) 的不同供应商实现之间的硅片通用性和软件兼容性。RVA23 配置文件针对 64 位 RISC-V 实现了这一点。软件可移植性对于 RISC-V 作为可行的行业处理器架构的发展至关重要。虽然所有 RISC-V 处理器都具有一些基本架构通用性，但该规范包括基础架构和许多潜在扩展。配置文件指定了一组强制扩展，所有软件开发人员都可以假设这些扩展将存在。非强制扩展允许针对特定应用程序进行定制，而不会影响核心标准功能。
除了数学密集型的矢量扩展之外，RVA23 还附带了提供虚拟化功能的虚拟机管理程序扩展——这是企业和云计算实施的关键要求。
Arteris 与 SiFive 合作开发 RISC-V SoC IP
Arteris 宣布将SiFive P870-D RISC-V CPU添加到其片上系统 (SoC) IP 库中。对于寻求满足高性能应用需求的数据中心硬件开发人员来说，经过预先验证的解决方案可降低设计风险。Arteris SoC 基于其专有的可扩展缓存一致性片上网络 (NoC) 互连 IP。高速 NoC IP 可降低 SoC 中处理单元之间的延迟。通过将 SiFive RISC-V IP 与 Arteris 技术相结合，SoC 开发人员拥有了经过预先验证的高性能 RISC-V 核心选项。
SiFive P870 的管道图
Arteris/SiFive 产品支持高级微控制器总线架构 (AMBA) 一致性集线器接口 (CHI) 协议。AMBA CHI 是许多 SoC 解决方案使用的芯片互连规范的开放标准。SoC 通常是数据中心集群系统的扩展仲裁器。高速 AMBA CHI 兼容互连架构和 RISC-V 核心将数据中心目标 SoC 开发带入 RISC-V 生态系统。借助内置支持，芯片设计人员可以确保最终结果具有数据中心构建的熟悉性、兼容性和互操作性。
Codasip 捐赠 RISC-V CHERI SDK
Codasip 宣布将其 CHERI 软件开发工具包 (SDK) 捐赠给社区利益组织 CHERI Alliance。功能硬件增强型 RISC 指令 (CHERI) 是一种安全技术，可保护系统免受基于指针的内存攻击。据 Codasip 称，过去 20 年，内存攻击约占网络攻击的 70%。
CHERI 架构扩展了标准 RISC-V 处理器指令集架构 (ISA)，以解决 C 语言指针的漏洞。CHERI 用在不同的软件功能之间具有明确界限的替代方案替换指针。通过隔离和替换指针，CHERI 可以显著降低 C 和 C++ 代码对基于指针的内存攻击的脆弱性。
CHERI 最初是作为剑桥大学和 SRI International 的联合研究项目开发的。此后，它获得了美国国防高级研究计划局 (DARPA)、英国研究与创新局 (UKRI) 和其他组织的资助。Codasip 于 2023 年发布了一款与 CHERI 兼容的可授权处理器。在此最新举措中，Codasip 已将其 CHERI SDK 捐赠给 CHERI 联盟，以确保 RISC-V 开发者社区能够获得更大的可用性。该 SDK 可在CHERI Alliance GitHub 网站上下载。
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原文标题 : 北美RISC-V峰会，四大亮点
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