本文由半导体产业纵横（ID：ICVIEWS）综合
采用高NA EUV光刻机对于台积电发展2nm以下工艺至关重要。
据悉，台积电预计将于今年年底从ASML接收首批全球先进的芯片制造设备——高数值孔径极紫外（High NA EUV）光刻机。
这标志着台积电对这项先进半导体技术的立场从最初的谨慎转向全面采用，旨在保持其在竞争激烈的半导体行业中的领导地位，并满足对先进AI芯片制造工艺的快速增长的需求。
据TechSpot报道，采用高NA EUV光刻机对于台积电发展2nm以下工艺至关重要。高NA EUV将数值孔径从0.33提高到0.55，从而实现更高的晶圆分辨率。根据台积电的路线图，高NA EUV光刻机将集成到其A14（1.4nm）工艺节点中，该节点预计将于2027年投入量产。
这些先进的光刻机不会立即投入使用。在将其集成到大批量生产之前，需要进行广泛的测试、微调和工艺优化。到这些机器全面投入使用时，台积电预计将已发展到其 A10 (1nm) 工艺节点，代表着几代技术的进步。这个时间表与台积电更广泛的芯片工艺开发路线图相一致。
这些更新涉及的准备成本会随着每个连续节点的开发而增加，这反映了先进工艺日益复杂的特点。
每台高数值孔径EUV光刻机售价约为3.84亿美元，但台积电在EUV光刻机领域的技术领先地位有望吸引更多寻求先进芯片制造能力的高端客户。
这可能会进一步拉大台积电与其竞争对手，尤其是韩国三星电子之间的差距。台积电已经凭借其当前的标准孔径 EUV 技术建立了坚实的基础。
2019 年，台积电正式推出 N7+ 节点，这是首个使用 EUV 光刻技术的工艺，当时约有 10 台标准 EUV 机器在运行。此后，台积电迅速扩大了其 EUV 生产能力，从 2019 年到 2023 年，EUV 系统销售额增长了 10 倍。目前，台积电占全球 EUV 光刻机安装基数的 56%，这些机器部署在其 N5、N3 和即将推出的 N2 工艺节点上。
台积电董事长兼首席执行官魏哲家表示，客户对于2nm的询问多于3nm，看起来更受客户的欢迎。为了应对市场对2nm工艺技术的强劲需求，台积电持续对该制程节点进行投资，加快了2nm产线的建设，并进一步扩大了产能规划。
台积电在近日对官网上的逻辑制程内容进行了更新，称台积电2nm（N2）技术开发依照计划进行并且有良好的进展。N2技术采用第一代纳米片（Nanosheet）晶体管技术，在性能和功耗方面实现了全面的飞跃，预计于2025年开始量产。主要客户已完成2nm IP设计，并开始进行验证。此外，台积电还开发了RDL（低阻值重置导线层）、超高效能金属层间（MiM）电容，以进一步提高性能。
台积电N2技术将成为业界在密度和能源效率上最为先进的半导体技术，并采用领先的纳米片晶体管结构，其效能及功耗效率皆达到一个新层次，以满足高效能运算日益增加的需求。N2及其衍生技术将因他们持续强化的市场策略，进一步扩大在该领域的技术领先优势。
据了解，台积电在2nm制程节点还将引入GAA晶体管架构，有望显著降低功耗，提高性能和晶体管密度，带来质的改变。台积电在IEDM会议上发表的一篇论文，提到了2nm制程节点将HD SRAM位单元尺寸缩小到约0.0175μm²。这对于非常依赖于SRAM密度的现代CPU、GPU和SoC设计，带来更大容量的缓存来有效地提升处理大批量数据的能力。
台积电采用 EUV 的方法是系统化的，并以客户为中心。该公司会根据新技术的成熟度、成本和潜在的客户利益仔细评估新技术，然后再将其整合到大批量生产中。台积电计划首先使用高数值孔径 EUV 光刻机进行研发，开发客户驱动创新所需的基础设施和图案化解决方案，然后扩大规模以满足客户需求。
值得注意的是，尽管高NA EUV工具在提高制程效率和性能方面具有巨大潜力，但其价格十分昂贵，据悉一台高NA EUV成本高达3.5亿欧元，比现有EUV的1.7亿欧元约高出2倍多。连台积电资深副总经理张晓强也直言高NA EUV虽然性能令人满意，但“价格实在太高了”。而且，引入高NA光刻机并不表明万事大吉，不仅要解决相应的挑战，如可以支持光子散粒噪声和生产力要求的光源；满足0.55NA小焦点深度的解决方案；计算光刻能力；掩膜制造和计算基础设施包括新型材料等等，还需要一定的调试和开发时间，兼顾稳定性，投入的时间和隐形的成本可以预见。
*声明：本文系原作者创作。文章内容系其个人观点，我方转载仅为分享与讨论，不代表我方赞成或认同，如有异议，请联系后台。
原文标题 : 部署High-NA EUV光刻机，台积电2nm要来了
本文由半导体产业纵横（ID：ICVIEWS）综合
采用高NA EUV光刻机对于台积电发展2nm以下工艺至关重要。
据悉，台积电预计将于今年年底从ASML接收首批全球先进的芯片制造设备——高数值孔径极紫外（High NA EUV）光刻机。
这标志着台积电对这项先进半导体技术的立场从最初的谨慎转向全面采用，旨在保持其在竞争激烈的半导体行业中的领导地位，并满足对先进AI芯片制造工艺的快速增长的需求。
据TechSpot报道，采用高NA EUV光刻机对于台积电发展2nm以下工艺至关重要。高NA EUV将数值孔径从0.33提高到0.55，从而实现更高的晶圆分辨率。根据台积电的路线图，高NA EUV光刻机将集成到其A14（1.4nm）工艺节点中，该节点预计将于2027年投入量产。
这些先进的光刻机不会立即投入使用。在将其集成到大批量生产之前，需要进行广泛的测试、微调和工艺优化。到这些机器全面投入使用时，台积电预计将已发展到其 A10 (1nm) 工艺节点，代表着几代技术的进步。这个时间表与台积电更广泛的芯片工艺开发路线图相一致。
这些更新涉及的准备成本会随着每个连续节点的开发而增加，这反映了先进工艺日益复杂的特点。
每台高数值孔径EUV光刻机售价约为3.84亿美元，但台积电在EUV光刻机领域的技术领先地位有望吸引更多寻求先进芯片制造能力的高端客户。
这可能会进一步拉大台积电与其竞争对手，尤其是韩国三星电子之间的差距。台积电已经凭借其当前的标准孔径 EUV 技术建立了坚实的基础。
2019 年，台积电正式推出 N7+ 节点，这是首个使用 EUV 光刻技术的工艺，当时约有 10 台标准 EUV 机器在运行。此后，台积电迅速扩大了其 EUV 生产能力，从 2019 年到 2023 年，EUV 系统销售额增长了 10 倍。目前，台积电占全球 EUV 光刻机安装基数的 56%，这些机器部署在其 N5、N3 和即将推出的 N2 工艺节点上。
台积电董事长兼首席执行官魏哲家表示，客户对于2nm的询问多于3nm，看起来更受客户的欢迎。为了应对市场对2nm工艺技术的强劲需求，台积电持续对该制程节点进行投资，加快了2nm产线的建设，并进一步扩大了产能规划。
台积电在近日对官网上的逻辑制程内容进行了更新，称台积电2nm（N2）技术开发依照计划进行并且有良好的进展。N2技术采用第一代纳米片（Nanosheet）晶体管技术，在性能和功耗方面实现了全面的飞跃，预计于2025年开始量产。主要客户已完成2nm IP设计，并开始进行验证。此外，台积电还开发了RDL（低阻值重置导线层）、超高效能金属层间（MiM）电容，以进一步提高性能。
台积电N2技术将成为业界在密度和能源效率上最为先进的半导体技术，并采用领先的纳米片晶体管结构，其效能及功耗效率皆达到一个新层次，以满足高效能运算日益增加的需求。N2及其衍生技术将因他们持续强化的市场策略，进一步扩大在该领域的技术领先优势。
据了解，台积电在2nm制程节点还将引入GAA晶体管架构，有望显著降低功耗，提高性能和晶体管密度，带来质的改变。台积电在IEDM会议上发表的一篇论文，提到了2nm制程节点将HD SRAM位单元尺寸缩小到约0.0175μm²。这对于非常依赖于SRAM密度的现代CPU、GPU和SoC设计，带来更大容量的缓存来有效地提升处理大批量数据的能力。
台积电采用 EUV 的方法是系统化的，并以客户为中心。该公司会根据新技术的成熟度、成本和潜在的客户利益仔细评估新技术，然后再将其整合到大批量生产中。台积电计划首先使用高数值孔径 EUV 光刻机进行研发，开发客户驱动创新所需的基础设施和图案化解决方案，然后扩大规模以满足客户需求。
值得注意的是，尽管高NA EUV工具在提高制程效率和性能方面具有巨大潜力，但其价格十分昂贵，据悉一台高NA EUV成本高达3.5亿欧元，比现有EUV的1.7亿欧元约高出2倍多。连台积电资深副总经理张晓强也直言高NA EUV虽然性能令人满意，但“价格实在太高了”。而且，引入高NA光刻机并不表明万事大吉，不仅要解决相应的挑战，如可以支持光子散粒噪声和生产力要求的光源；满足0.55NA小焦点深度的解决方案；计算光刻能力；掩膜制造和计算基础设施包括新型材料等等，还需要一定的调试和开发时间，兼顾稳定性，投入的时间和隐形的成本可以预见。
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原文标题 : 部署High-NA EUV光刻机，台积电2nm要来了
